verilog 今日心得-zhang-sb23的回答

verilog 今日心得

2020-02-24 20:19发布

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给自己提醒下：每个模块描述的是硬件电路。以硬件电路的思路去思考每个always、assign模块。
加入时钟计数器、寄存器可以使硬件电路实现时序性问题，这样就能转变为C语言的常用思维模式

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7条回答

2020-02-24 21:11

既然学了verilog,就最好就不要用C语言的思维模式了，这样的话，你很容易弄混乱的。verilog就是为描述硬件而开发的。