FPGA

ddr2的local ready 信号始终为低

2020-02-24 20:25发布

站内问答 / FPGA
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使用altera FPGA的ddr2 ip核，全速率，166.67MHz。突发读写长度均为8，32bit。
写起始地址为0x3200000,每次当地址写到0x32013880时，
开始读，读的起始地址0x3200000，有数出现问题如下：
当读出0x3200038地址的数据之后，local ready 信号变为低，且始终不能变为高！
求高人指点，不胜感激！！！
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3条回答
dyt3020
2020-02-25 00:30
我也遇到看了和你一样的问题，请问下你现在解决了么！！！

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