FPGA

死区延时的FPGA实现，求思路

2020-02-24 20:26发布

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一个时钟信号clk，一个输入信号pwm（输入信号和时钟信号同步），已经得到了输入信号pwm的上升沿，如何利用这个上升沿触发计数器，计数到指定值以后清零。用verilog hdl实现！

我有点晕了：因为在CLK的上升沿开始采样，得到了pwm一个周期中的一个上升沿，下一个clk上升沿时，pwm没有上升沿，如何利用开始得到的上升沿触发计数器,计数到指定值以后清零C:Documents and Settingsw13916桌面
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2条回答
bowlder2008
2020-02-25 01:29
请注意，如果在一个always块内设置一个计数使能cnt_en,那么这个计数使能在计数器counter计数到指定值以后应该为0（即停止计数）
如果用锁存器锁存得到的第一个pwm上升沿rising_edge来触发计数器，如何让计数器到达指定的计数以后停止计数。

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