我实现一个两位数据选择器代码如下：
module a222(AD_statusH,AD_statusL,AD_status,sel);
    input[1:0] AD_statusH,AD_statusL;
    input sel;
    output [1:0] AD_status;
    reg  [1:0] AD_status;
always@(sel)
    case(sel)
                1'b1:AD_status=AD_statusH;
                1'b0:AD_status=AD_statusL;
    endcase
endmodule
很明显这一个组合逻辑电路，问题是AD_status为什么一定成reg型，不然就要报错呢