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FIR 滤波器不同时钟下工作结果怎么不一样

2020-02-24 20:29发布

站内问答 / FPGA
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是关于查表法的一个FIR滤波器，使用50Mhz时候可以正常出结果，可是用PLL产生100Mhz的时钟时候结果就不对了，使用的是cyclone系列的EP3C55F484I7，看数据手册按理说速度应该能达到100M的，求高手解答
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12条回答
lwq030736
2020-02-26 10:48
你时序约束怎么做的

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