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关于spartan6输入数据在在IOB输入寄存器同步的问题

2020-02-24 20:31发布

站内问答 / FPGA
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现在做一个工程，输入数据16bit，同步时钟clk，用dcm对clk倍频得到clk2X，然后clk2X在IOB同步16bit数据，同步后的数据出错，个人理解是时序的setup时间不够或者说数据采错了位置。现在还不知道怎么办，需要使用IODELAY2吗，还是更改我的设计呢，请各位多多指教。
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7条回答
sha527
2020-02-25 02:30
jasondwd 发表于 2013-12-17 11:42
clk2X的时钟是多少M？同步后数据出错是每次同步都错还是偶尔一次出错？

clk=74.25m,clk2X=148.5m,绝大部分数据都是错误的

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