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关于spartan6输入数据在在IOB输入寄存器同步的问题

2020-02-24 20:31发布

站内问答 / FPGA
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现在做一个工程，输入数据16bit，同步时钟clk，用dcm对clk倍频得到clk2X，然后clk2X在IOB同步16bit数据，同步后的数据出错，个人理解是时序的setup时间不够或者说数据采错了位置。现在还不知道怎么办，需要使用IODELAY2吗，还是更改我的设计呢，请各位多多指教。
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7条回答
sha527
2020-02-25 04:09
输入的数据带同步时钟，频率74.25，用dcm得到2倍频i_gv7601_clk_2X1，2倍频频率148.5m。
reg[15:0] gv7601_data1;
always@(negedge i_gv7601_clk_2X1)
begin
    gv7601_data1 <= i_gv7601_data1;
end

//--------------------------------------
// GV7601 Data Output
//--------------------------------------
always@(posedge i_gv7601_clk_2X1,negedge i_gv7601_rstn1)
begin
        if(~i_gv7601_rstn1)
                o_BT1120_data1 <= 0;
        else
                o_BT1120_data1 <= gv7601_data1;
end

o_BT1120_data1 输出给后面的模块使用

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