FPGA

module 模块是否可以不用clk 触发？

2020-02-24 20:32发布

站内问答 / FPGA
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最近在写一个产生伪随机数的verilog程序。想问module(backoff_flag,backoff_time)这样是否可以？backoff_flag是需要产生随机数的指示信号，backoff_time是最后产生的随机数的输出，没有用clk触发。因为不太会用function函数，所以想这样写，求教各路大神这样是否可以？
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5条回答
41402169
2020-02-24 23:46
没有时钟 那么你随机序列的时序是什么样的呢？

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