FPGA

modelsim 二分频出问题了

2020-02-24 20:32发布

站内问答 / FPGA
16433 8 8
process (CYC_32M)                         --divide to 16M
        begin
                if(CYC_32M'event and CYC_32M = '1') then
                        SIG_ADCLK <= not SIG_ADCLK;
                end if;
end process;
波形图在下面  SIG_ADCLK就是adc_clk,
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
8条回答
zhubright
2020-02-25 01:14
zhaojingzb 发表于 2013-12-9 10:21
SIG_ADCLK 没有给初始值

谢谢，但是我在testbench 里给了  SIGNAL adc_clk   :  std_logic:='0'  ; 还是没有啊,

一周热门 更多>