本帖最后由 weiwenty 于 2012-8-31 14:38 编辑

FPGA使用的是spartan 6 的XC6SLX100，DDR2使用的是micron的MT47H64M16HR-25E IT,ISE 13.2 生成两个MCB分别控制两片DDR2，使用EXAMPLE DESIGN 下的测试文件测试，仿真calib_done能正常置高，但烧到板子上calib_done输出不正常一直为低。因为FPGA的输入时钟是50Mhz，而给EXAMPLE_TOP的时钟是200M，所以50M时钟经过1个DCM倍频后给测试文件，复位参数才成低电平复位，其他参数没改动。硬件测试，DDR能正常输出200Mhz时钟，其他控制信号一直为高，一直处在无指令状态。上电瞬间，用示波器可以捕捉到700多ns的为高的ODT信号，ODT为高时对应的DQS也是有输出的，为200M，与仿真一致。硬件电路是参照xilinx的601开发板画的，对过了没发现问题。不知道哪出问题，请大家帮帮忙看看，给点意见。下面是一些仿真图和修改的地方，UCF的地方修改了时钟和复位信号的管脚的位置