FPGA

一个Verilog新手问题

2020-02-24 20:39发布

站内问答 / FPGA
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如下：
always@(posedge clk)
begin
    ......
end

假如顺序块里面语句没有执行完，下一个CLK又来了，会是什么结果呢？？
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8条回答
zhang-sb23
2020-02-24 22:20
你这里的always块使用的是时钟沿触发，里面的所有语句是并发执行的，你应该多看下书，了解一下并发执行的特点，它与C语言是有区别的。

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