FPGA

CPLD相邻引脚干扰问题

2020-02-24 20:40发布

站内问答 / FPGA
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调试CPLD时,写了个分频程序,只是用了其中两个引脚,一个输入,一个输出,输出正常,是50KHZ方波,幅值为3.3V,测量时,发现其旁边没用的引脚也是50KHZ,但是只有80mv
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7条回答
shenqibear
2020-02-25 15:17
其他不要引脚内部上拉或接地。

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