FPGA

cyclone IV ddr2问题

2020-02-27 21:08发布

站内问答 / FPGA
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设计了一块板子，用qsys搭了一个ddr2，时钟速率为166.667，ddr2宽度为16bit
故理论速率上限为83*64Mbps
但是，实际测下来写只有理论10%，读只有理论的2%
但是，读写数据都是正确的，就是速率太慢，被waitrequest 阻塞的比较多，请问问题出在哪
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8条回答
lhw013
2020-02-28 14:35
蓝 {MOD}风暴@FPGA 发表于 2013-6-27 20:26
一般读写效率为理论上的70%，你这就太少了，不要在qsys里面用，有可能其他模块太多，单独在quartus里面用 ...

单独在quartus就好了，感谢

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