FPGA

cyclone IV ddr2问题

2020-02-27 21:08发布

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设计了一块板子，用qsys搭了一个ddr2，时钟速率为166.667，ddr2宽度为16bit
故理论速率上限为83*64Mbps
但是，实际测下来写只有理论10%，读只有理论的2%
但是，读写数据都是正确的，就是速率太慢，被waitrequest 阻塞的比较多，请问问题出在哪
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8条回答
muhan9
2020-02-28 21:04
楼主的问题我以前遇到过，解决了，只是才发现这帖子已经很久以前的了

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