FPGA

询问Xilinx中时钟IP核使用方法

2020-02-27 21:12发布

站内问答 / FPGA
11383 12 12
我就想通过FPGA的外部50M晶振，使用xilinx中的时钟ＩＰ核产生一个19.2M的时钟，我不能只有一个输入和一个输出吗？顶层模块文件就是模块的调用程序，一个输入和一个输出，怎么就编译通不过呢？求解
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
12条回答
kkzz
2020-02-28 11:04
你可以使用多个输出管脚，使用一个就行了

一周热门 更多>