FPGA

求FPGA输出电平问题

2020-02-27 21:12发布

站内问答 / FPGA
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本帖最后由 sen19890606 于 2013-9-3 13:55 编辑

本人使用的是购买的核心板，cyclone IV芯片，想弄个引脚输出100MHz给DA芯片当时钟，选择3.3V电平标准，分别测试了8MHz和100MHz（直接将PLL输出接引脚），结果用示波器观察的波形是这样的，左图8MHz，右图100MHz
8M.jpg 100M.jpg
8MHz的还可以接受，100MHz的那个峰峰值也太小了吧，两个设置都是一样的，就是改了PLL的输出频率，而且我看了cyclone IV的数据手册，PLL外部时钟输出最高可达472.5MHz，我的这个不知什么原因，求指点啊
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20条回答
sen19890606
2020-03-01 03:31
本帖最后由 sen19890606 于 2013-9-4 09:26 编辑
anjf163 发表于 2013-9-3 22:19
估计是示波器的问题。把示波器型号贴出来看下。
这波形明显是带了较大容性负载后的波形。 ...

DPO 4050,带宽500MHz，2.5GS/S
对示波器只会基本操作，请问如果是容性负载负载的话应该怎么解决啊
还有如果波形和方波相差太多，是不是说即使峰峰值满足电平要求，这个信号也不能做DA芯片(AD9708)时钟啊

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