FPGA

如何取通信时钟的最佳周期，来进行通信？

2020-02-27 21:13发布

站内问答 / FPGA
7783 11 11
我实验板有个12864的液晶屏，通信模式是SPI，就CS、A0、SCL、SI四根线。实验板的例子采用了1US的SCL时钟周期。但是我看器件手册这种模式下，SCL最小的周期是50ns，所以我疑惑，为什么实验例子采用1US，因为它实验说明书没有说明原因，所以在这里请教大家，怎样来设计这个通信时钟周期呢？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
11条回答
zhang-sb23
2020-02-28 03:59
GoldSunMonkey 发表于 2013-9-21 14:34
是FPGA方面的东西么？

板子就是FPGA的！

一周热门 更多>