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求大神指点！quartus II这些变量被编译器当作clk怎么解除？？

2020-02-27 21:15发布

站内问答 / FPGA
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这些 lwr_n 、rst_n怎么会被当成时钟脚了，整个工程编译下来，多次出现这样的情况，请教坛子里面的大神，怎么样排除掉这些警告，同时我的输入sys_clk由外部晶振输入，没有做过时钟约束，也不清楚怎么在quartus II里面对sys_clk作约束？
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6条回答
sen19890606
2020-02-28 01:39
我碰到这种情况警告是因为我把他们写在always条件里了,always(posedge rest)，如果没写错的话应该不用管,sysclk是直接引入的，为什么要约束它啊，想达到什么目的呢？

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