求大神指点!quartus II这些变量被编译器当作clk怎么解除??

2020-02-27 21:15发布

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这些 lwr_n 、rst_n怎么会被当成时钟脚了,整个工程编译下来,多次出现这样的情况,请教坛子里面的大神,怎么样排除掉这些警告,同时我的输入sys_clk由外部晶振输入,没有做过时钟约束,也不清楚怎么在quartus II里面对sys_clk作约束?
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