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XILINX在Transceiver用户手册里提出了对模拟电源的文波噪声要求

2020-02-27 21:15发布

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我们知道，SERDES对参考时钟有严格的相位噪声性能要求。通常，SERDES供应商会根据其SERDES采用的PLL以及CDR架构特点，以及性能数据，提出对参考时钟的相位噪声的具体要求。这个要求，通常是以不降低其SERDES性能为依据的，一般情况下较严。那么，是不是一点也不能违背呢？作为供应商，总是希望有较好的参考时钟，这样系统余量最大。但作为用户，总是希望用便宜的参考时钟，满足需要并有一定余量就行。这就要求在工程实践中作某种平衡，你需要对系统指标要求，SERDES性能有非常清楚的了解。比如：XILINX 7系列SERDES的CPLL对参考时钟的相位噪声要求如下：Ref Clock Freq (MHz)
Phase Noise at Offset Frequency   (dBc/Hz)
10KHz
100KHz
1MHz
100
-126
-132
-136
125
-123
-131
-135
156.25
-121
-129
-133
250
-119
-126
-132
312.5
-116
-124
-131
625
-110
-119
-127
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7条回答
jakfens
2020-02-28 05:34
GoldSunMonkey 发表于 2013-9-6 23:06
慢慢就懂了，小狼

:L

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