FPGA

mig产生DDR2写数据问题请教

2020-02-27 21:15发布

站内问答 / FPGA
2630 10 10
时序图]按照UG388写数据时序，出现c3_p0_wr_count计数少了第二个数据，因此读出的数据少该数据。如图，求解
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
10条回答
shiyinjita
2020-02-29 02:24
GoldSunMonkey 发表于 2013-9-9 23:39
S6是硬核啊

这个wr_count的计数不一定准确，如果仿真就会发现了，建议自己用个计数器来计数

一周热门 更多>