FPGA

要是电路的原理图能用verilog画就好了

2020-02-27 21:17发布

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最近在研究别人的CPLD原理图，觉得画图神马的太麻烦了。cadence搞一个verilog绘制原理图的功能不就欧了，这样就不用费劲画原理图库文件了。。。
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7条回答
GoldSunMonkey
2020-02-28 14:18
luyaker 发表于 2013-9-6 13:19
能不能直接编辑网络表呢。。。

现在仿佛都不能

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