随着半导体技术，特别是 FPGA 的发展，单片芯片的处理能力越来越强。现在单片的处理能力都在 1Tbit 以上。而要处理这么多的数据，单靠原来的 LVDS, LVPECL 已经无法满足芯片接口吞吐量的要求。所以，如今越来越多的应用都用到高速SERDES。

XILINX 的 SERDES 作为业界翘楚，越来越多地被客户接受并广泛应用。而随之而来设计、调试问题，也是让客户感到害怕的问题。特别是客户容易对高速 SERDES 犯怵，碰到问题又无从着手，导致进度受阻，压力倍增。

这是我着手总结 SERDES 设计调试的初衷。这次主要讲 SERDES 复位设计。

复位的作用
众所周知，现在主流的 FPGA 上实现的都是时序逻辑。时序逻辑有一个特点就是前面的状态会影响到后面的状态。所以在这种应用里，初始状态的确定是整个设计里非常重要的一个环节。复位就是用来初始化逻辑状态用的。
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7 系列 GTX 的时钟结构
上面说到，复位应该和时钟方案相匹配，所以在这里简单介绍一下 7 系列 GTX/GTH 的时钟结构......

复位设计的案例
下面，根据不同的时钟方案，会列出一些复位的方法......

TX 复位案例
一、 TXOUTCLKSEL = TXOUTCLKPMA
二、TXOUTCLKSEL = TXOUTCLKPMA，用到 MMCM
三、TXOUTCLKSEL = TXPLLREFCLK_DIV1/2
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RX 复位设计
这里只包括用到 RXOUTCLK 时的复位。如果是用 TXOUTCLK 作为 RXUSRCLK/RXUSRCLK2时钟源的情形，可以参考 TX 复位设计部分。......

总结
对于时序系统，复位的设计会极大影响到系统的工作结果。对于 7 系列的 SERDES，其重要性是不言而喻的。这里列举的是一些应用场景以及对应的复位设计。希望对大家有帮助。