FPGA

verilog 程序，新手，求指点

2020-02-28 18:19发布

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刚接触CPLD一个星期，自己写了个程序练练的，但碰到个问题，怎么也解决不了，求各位大侠指点。

程序如图所示。

QQ截图20130817144033.jpg

数据定义：reg [3:0]tempdata1;
                reg [7:0]data_combine;

tempdata1 循环接收到4组数据，分别为 4‘b0000 , 4'b1001 , 4'b0110 和 4‘b1111

经过处理，通过tempdata1，只把 4’b1001 赋给 data_combine[3:0]  ,把 4‘b0110 赋给 data_combine[7:4]

为了验证正确与否，通过外部LED灯指示出来，同时也用示波器观察

结果为：若把 89 和 90 行注释掉，保留 88 行，能够观察到led闪烁，示波器能观察到波形
            若把 88 和 90 行注释掉，保留 89 行，能够观察到led闪烁，示波器能观察到波形
            若把 88 和 89 行注释掉，保留 90 行（如图片所示），就没反应了。
请指点下哪儿出了问题。
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3条回答
xygyszb
2020-02-29 00:16
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