FPGA

CPLD菜鸟请教这个原理图是什么意思？

2020-02-28 18:23发布

站内问答 / FPGA
10932 11 11
现在原理图设计的人已经不多了，唉，看不懂这是啥意思。。。
未命名.JPG
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
11条回答
廊桥拾梦
2020-02-29 21:46
SD[7..0]是三态 ，当SDRD_EN有效时表示读也就是SD[7..0]=SD_OUT[7..0];当SDWR_EN有效 SD_IN[7..0]=SD[7..0],否则就是高阻态了

一周热门 更多>