FPGA

姹傚姪鍏充簬XST涓叧浜巏eep hierarchy鐨勯€夐」锛歽es銆乶o鍜宻oft

2020-02-28 18:24发布

站内问答 / FPGA
1796 8 8
      浠婂ぉ鍋氱患鍚堟椂璇曢獙浜嗕竴涓嬭繖涓変釜閫夐」鐨勫樊鍒紝鏈変竴浜涗笉鐞嗚В鐨勫湴鏂广€傚厛璇翠竴涓嬭繖涓変釜閫夐」鍦╥se鐨刴anual涓殑鐩稿叧鎻忚堪鍚э紝no閫夐」锛歴ynthesize鍜宨mplementation鐨勬椂鍊欓兘涓嶄繚鎸佽璁＄殑灞傛鍖栵紝涔熷氨鏄痜latten锛泍se閫夐」锛氫笌no鐩稿弽锛屼繚鎸侀€昏緫灞傛鍏崇郴锛泂oft閫夐」锛歴ynthesize鏃朵繚鎸佸眰娆★紝implementation鏃惰繘琛屽睍骞炽€?/font>      
         鎴戝垎鍒湅浜嗚繖涓変釜閫夐」鐨則echnology schematic锛屽儚manual涓墍璇翠竴鏍凤紝yes鍜宻oft閫夐」鐢熸垚鐨勫浘涓槸鎸夌収渚嬪寲灞傛鍒嗘ā鍧楁樉绀虹殑锛宯o閫夐」鐢熸垚鐨勫浘涓氨鏄墍鏈夐€昏緫灞曞钩鍚庣殑鏁堟灉銆?/font>
         浣嗘槸涓変釜閫夐」鍒嗗埆鐢熸垚鐨勭患鍚堝悗缃戣〃涓紝鍙湁yes閫夐」閲屾槸鎸夋瘡涓猰odule缁煎悎鍑轰簡缃戣〃锛宯o閫夐」鍜宻oft閫夐」閮藉彧鏈夐《灞備竴涓猰odule锛?/font>杩欐牱鐨勮瘽soft閫夐」鏃剁敓鎴愮殑technology schematic鍜岀綉琛ㄦ槸涓嶆槸鐭涚浘鍛紵杩樻槸鎴戝soft閫夐」鎴栬€協latten鐨勭悊瑙ｆ湁閿欒锛?/font>
      甯屾湜鍝綅鏈夌粡楠岀殑澶т緺鍙互鎸囩偣涓€浜岋紝璋㈣阿銆?/font>
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。