FPGA

Verilog编写的控制模块,有时候正常工作,有时无**常工作

2020-02-28 18:25发布

站内问答 / FPGA
20839 7 7
用Verilog编写的控制模块,编译后能够正常工作,有时候没有任何修改再编译却不能正常工作,求解
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7条回答
lwq030736
2020-02-28 22:32
时序约束不完整

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