FPGA

关于位数据的写法

2020-02-28 18:25发布

站内问答 / FPGA
4281 3 3
一直都存在这个问题但是一直不知道怎么去解决和表达。。。。。
在verilog中经常会有8h‘d4  8进制表示的数据，那么在VHDL中如果要表示的话怎么表示，或者说VHDL中没有这种表示的方法？？？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
auth1976
2020-02-28 18:55
s: in std_logic_vector(15 downto 0);
signal t: std_logicvector(15 dwonto 0);
signal p: integer range(0 to 65535);
......

一周热门 更多>