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源时钟和目的时钟为什么相差一个clock？

2020-02-28 18:32发布

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时钟 目的.jpg

source clock  和 destination clock 为啥相差一个clock ？
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14条回答
cuianbin
2020-02-29 03:00
GoldSunMonkey 发表于 2013-7-10 22:36
这个有什么不对的么？？

Net FPGA_GCLK1 LOC = V10 | TNM_NET = sys_clk_pin;
TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 50000 kHz;


只做了这个周期约束。但是 源寄存器的时钟和目的寄存器的时钟应该都是走的全局时钟网络，同步的啊，不会存在时钟偏差。

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