本帖最后由 GoldSunMonkey 于 2013-7-4 21:19 编辑

" There are many ways " to code a test case, it all depens on the creativity ot the Testbench designer.
Testbench代码设计技巧 1
1. Clock logic设计技巧 1
2. Asynchronous reset设计技巧 1
3. System task之打印数据 2
4. System task之生成.vcd文件 3
5. System task之生成vec（vector file）档 3

1. Clock logic为方便对时钟进行修改，已经后续代码中的应用，定义为parameter或者`define更为方便，如下所示：
//-------------------------------
//clock units
parameter PERIOD = 20; //20ns,50MHz
always
#(PERIOD/2) clk = !clk;
2. Asynchronous reset意在设计一个异步复位的信号，故可在clk下降沿复位，同时也在clk下降沿释放。因此在testbench中我们要设计一段“释放→复位→释放”的代码。“event”是在testbench中能被触发，同时也能被监视的事件，过程如下：
1) 释放
2) 在某一时刻reset_trigger 触发事件
3) 等待clk下降沿，复位
4) 等待下一个下降沿，释放
5) 触发reset_done_trigger事件（可在其他testbench中应用）
代码如下所示：
//-------------------------------
//asynchronous reset event(low valid)
event reset_trigger;
event reset_done_trigger;
initial
begin
forever
begin
@(reset_trigger);
@(negedge clk);
rst_n = 0;
@(negedge clk);
rst_n = 1;
-> reset_done_trigger;
end
end
//-------------------------------
//asynchronous reset
initial
#50 -> reset_trigger;
如上代码所示50ns后启动异步复位信号，波形如下所示。可见输出数据都为三态，知道复位开始有效。

注：在时序严谨的工程中，asynchronous reset必须同步化，言外之音，此处画龙点睛介绍此方法！

1) 设计verilog代码，用触发器对异步复位信号同步化
2) 整合例化
3) 编译，仿真调试
4) 在Instance中选择sync_ctrl下的sys_rst_n信号进行观察

代码和波形如下所示：
`timescale 1ns / 1ns
module sync_ctrl
(
input clk,
input rst_n,
output sys_rst_n
);
//--------------------------------------
//asynchronous rst_n synchronism
reg     rst_nr1, rst_nr2;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
rst_nr1 <= 1'b0;
rst_nr2 <= 1'b0;
end
else
begin
rst_nr1 <= 1'b1;
rst_nr2 <= rst_nr1;
end
end
assign sys_rst_n = rst_nr2;
Endmodule

3. Asynchronous enable雷同以上异步reset信号，用event来完成对enable的仿真。此处异步enable信号在异步reset完成后，维持10clk，之后释放。在是能有效的时候addout自增，代码和波形如下所示：
//-------------------------------
//asynchronous reset & enable
initial
begin
#10 -> reset_trigger; //asynchronous reset
@(reset_done_trigger); //reset done
@(negedge clk); //asynchronous enable
enable = 1;
repeat(10) //hold 10 cycles
begin
@(negedge clk);
enable = 0; //asynchronous release
end
end
此处
4. Reset & enable random自然是随机的，因此极端情况下，我们也可以把异步复位和使能信号设置为随机信号，如下所示：
//------------------------------
//asynchronous reset & enable with random
initial
begin
#10 -> reset_trigger;
@(reset_done_trigger);
fork
repeat(10)
begin
@(negedge clk)
enable = $random;
end
repeat(10)
begin
@(negedge clk)
#100 rst_n = $random;
end
join
End