FPGA

VHDL映射关系

2020-02-28 18:37发布

站内问答 / FPGA
3374 16 16
LIBRARY IEEE;
USE IEEE. STD_LOGIC_1164.ALL;
ENTITY shift_reg IS
    PORT（di：IN STD_LOGIC；
           cp：IN STD_LOGIC；
           do：OUT STD_LOGIC）；
END shift_reg；
ARCHITECTURE structure OF shift_reg IS
       COMPONENT dff                                              --元件说明
           PORT（d：IN STD_LOGIC；
                 clk：IN STD_LOGIC；
                  q：OUT STD_LOGIC）；
              END COMPONENT；
      SIGNAL q：STD_LOGIC_VECTOR(4 DOWNTO 0)；
BEGIN
      dff1：dff  PORT MAP (di，cp，q（1）)；             --元件例化
      dff2：dff  PORT MAP (q（1），cp，q（2）)；
      dff3：dff  PORT MAP (q（2），cp，q（3）)；
      dff4：dff  PORT MAP (q（3），cp，do)；
END structure；

小弟初学程序实现了什么功能也不知道，还有port map语句的端口映射是怎么对应的?由映射关系能看出他们的端口连接关系嘛
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16条回答
wozuoyue
2020-02-29 17:31
端口映射有两种形式，一种是直接映射，列如d=>di,表示在顶层中的端口d与di连接在一起，第二种是位置映射，如在你的例子中U1 dff port map中的第一个端口是di,而component中例化的原件第一个端口是d,所以在对应位置上表明d和di连接。

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