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小弟这些日子一直在捣鼓DDR2，现在在做DDR2的Modelsim 仿真，遇到了困难。
我将我的DDR2控制模块 都做成了原理图的形式。但是出问题了
1.DDR2 模型生成的不正确。如果不把头文件包含进去，生成的DDR2 符号 中所有数据位宽都是0 如图
如果把头文件中的内容 复制到 ddr2_model_c3.v 文件中， 再生成symbol，数据位宽会加上，但是地址线 的位宽不对。
请问有朋友做过类似的DDR2 仿真的吗？我用的DDR2 是1Gbit 16位的 Micron的ＭＴ４７Ｈ６４Ｍ１６.
这是我的顶层原理图：（截图截不全）
这样会报错： 第一个错误不明白，其余都是端口不匹配
恳请大神帮助啊！
我将我的DDR2控制模块 都做成了原理图的形式。但是出问题了
1.DDR2 模型生成的不正确。如果不把头文件包含进去，生成的DDR2 符号 中所有数据位宽都是0 如图
如果把头文件中的内容 复制到 ddr2_model_c3.v 文件中， 再生成symbol，数据位宽会加上，但是地址线 的位宽不对。
请问有朋友做过类似的DDR2 仿真的吗？我用的DDR2 是1Gbit 16位的 Micron的ＭＴ４７Ｈ６４Ｍ１６.
这是我的顶层原理图：（截图截不全）
这样会报错： 第一个错误不明白，其余都是端口不匹配
恳请大神帮助啊！
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刚开始用modelsim仿真时也是一只仿真不了，后来把“端口不匹配”的相关端口在ddr2_model.v中重新定义了一下（直接用localparameter）直接用ISIM仿真就通过了，另外用modelsim仿真时，头文件需要用全路径，例如`include "F:/ise/myddr123/ipcore_dir/myddr2/example_design/rtl/myddr2_parameters_0.v" 如果还不行的话 将路径中的“/”换成“”试下 希望可以帮到你 呵呵
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