FPGA

有大神做过DDR2模型的Modelsim 仿真没有呢？

2020-02-28 18:39发布

站内问答 / FPGA
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小弟这些日子一直在捣鼓DDR2，现在在做DDR2的Modelsim  仿真，遇到了困难。
我将我的DDR2控制模块 都做成了原理图的形式。但是出问题了
1.DDR2 模型生成的不正确。如果不把头文件包含进去，生成的DDR2 符号 中所有数据位宽都是0 如图

ddr2——model.jpg

如果把头文件中的内容 复制到 ddr2_model_c3.v 文件中， 再生成symbol，数据位宽会加上，但是地址线 的位宽不对。

请问有朋友做过类似的DDR2 仿真的吗？我用的DDR2 是1Gbit 16位的 Micron的ＭＴ４７Ｈ６４Ｍ１６.

这是我的顶层原理图：（截图截不全）


顶层.jpg

这样会报错：　第一个错误不明白，其余都是端口不匹配

错误.jpg

恳请大神帮助啊！





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11条回答
cuianbin
2020-02-29 13:23
GoldSunMonkey 发表于 2013-6-20 20:42
试一下这个兄弟的方法

谢谢！还有个问题我在chipescope  ILA 中加入 DCM 输出的时钟信号，为啥 MAP 时就会报错？
Place:1136 - This design contains a global buffer instance,
   <XLXI_5/clkout1_buf>, driving the net, <XLXN_2>, that is driving the
   following (first 30) non-clock source pins.
   < PIN: U_ila_pro_0/U0/I_TQ3.G_TW[0].U_TQ.D; >
   This is not a recommended design practice in Spartan-6 due to limitations in
   the global routing that may cause excessive delay, skew or unroutable
   situations.  It is recommended to only use a BUFG resource to drive clock
   loads. If you wish to override this recommendation, you may use the
   CLOCK_DEDICATED_ROUTE constraint (given below) in the .ucf file to demote
   this message to a WARNING and allow your design to continue.
   < PIN "XLXI_5/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE; >

而且即便 在ucf 中按照它的提示 设这 成FALSE，　发现抓取的信号　也不对，
是不是不能观察时钟信号？

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