通过这一问题的解决，我获得了以下几点认识：  
1. 没有约束位置的引脚是很危险的，尤其是输出引脚。随机分配的结果很可能是灾难性的。所以，PCB原理图
上的所有引脚，即使在FPGA内部没有被用到，也最好如实地加以约束。
2. PlanAhead工具可以为大家提供相应的内部链接的检查
3. FPGA EDITOR也能为大家找出内部逻辑的走线的检查和分析。
4. 为什么会存在未分配的输出和输入引脚？这是因为该工程还存在尚未实现的后期功能。这些引脚就是给以后
开发留下的，由于我们太专注于眼前要实现的功能而被忽视了。
5. 为什么会存在未用到，却实际连接了的地址线？这是PCB设计上的“冗余设计”。这样的冗余设计在该项目
中还有很多，有一些还真在关键时刻给了我们FPGA开发上的便利。
6. 既然上述两个问题都有合理的解释，为什么还会出现这么不合理的错误？原因之一是在PCB和FPGA设计上
缺乏完善的设计文档，PCB设计者的意图没有有效传达给FPGA设计者，而FPGA设计者之间也没能充分交流
原因之二是FPGA开发流程上缺乏被称之为“Peer Review”的设计评审和设计质量保证措施，一个显而易见
的
错误就被这样忽略并遗留了下来。