FPGA

关于VHDL或Verllog程序稳定性的问题

2020-02-28 18:40发布

站内问答 / FPGA
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在一个工程里面用VHDL和Verllog分别写了几个模块，用顶层连接起来。下载运行有时候能实现目标功能，但有时候就不可以。是我写的程序稳定性不好吗？另外modelsim这款HDL的仿真软件好用吗？求各位前辈指教。谢谢。
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11条回答
juliuszwj
2020-02-29 07:53
估计你程序有问题啊。

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