最近在做LPC11C24的SPI通讯，有个问题不太明白，望各位大侠指点，我作为从机，接收FPGA发过来的数据，但发现这块芯片的spi中断方式比较奇怪，不像CAN或这个串口一接收到数据就产生中断，而是只有以下四种中断：   1.出现接收上溢的时候产生中断。 2.接收超时时产生中断. 3.Rx FIFO至少有一半为满时，产生中断 4,Tx FIFO至少有一半为空时产生中断而没有一接收到数据就产生中断.   感觉很不方便啊，然后我就有Rx FIFO至少有一半为满时，产生中断，打算在中断来时，不断地读DR寄存器，直到把FIFO读空为止，通过查询RNE即Rx FIFO是否为空来判断，但这样每次读到RNE显示FIFO已经读空时，发现之前读的每一个数据都是一样的，貌似每次读DR后FIFO没有自动下移，不知道是为何？ [ 本帖最后由 zhaojun_xf 于 2011-9-22 16:52 编辑 ] 此帖出自小平头技术问答