AD 17 自动布线时，如何设定禁止被设置 Via 的区域？

2019-03-27 09:47发布

站内问答 / 电路设计
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本帖最后由 sky19455 于 2017-7-26 20:30 编辑

大家好，我使用的 PCB 设计软体是 Altium Designer 17。
我遇到的问题是，有些核心板底层绝缘不良，于是希望我的PCB在特定区域禁止自动布线时放置 via，因为 via 有盖油但绝缘不理想。

我的PCB是双面版，钻孔对是顶面--底面
尝试过用禁止布线区，但我希望可以布线，只是不放 via
也试过在 M2 层放一些 Fill 代表禁止放置 via 的区域，用设计规则挡掉，但不起作用，猜测是因为没有跟 via 在同一层，所以间距设置无效
用不含文字的 Text ，设定好大小，放在顶层也无效

试过上面的方法，但是在该区域还是会被放上 via
想询问有没有其他的方法，谢谢
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4条回答
sky19455
2019-03-27 22:17
本帖最后由 sky19455 于 2017-7-26 20:45 编辑

因为线路有点复杂，不太能完全手动布线

那个表示禁止放上 via 的区域A不知道该放在哪层好？我猜测可能是因为 via 或是布线都不是在我目前放區域A的层上，所以规则都不起作用。但是如果區域A放在Top/Bottom布线层上，就会导致连放上一般的线也不行了(會變成一塊銅?)，但我只是想要避免那塊被放了 via，仍然希望区域A可以被布线

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