FPGA

请问怎么用verilog语言实现微分（累减）？

2019-07-15 20:33发布

站内问答 / FPGA
19291 1 1005
根据DDS产生了调频信号，请问对调频信号进行微分，该怎么累减，谢谢！
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
1条回答
科源机电
2019-07-15 22:57
你是打算在程序上实现微分？

一周热门 更多>