FPGA

新人求助，verilog主模块的变量如何在子模块使用？

2019-07-15 20:35发布

站内问答 / FPGA
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问题如题，变量能跨模块使用吗
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2条回答
阿亮学长太帅了
2019-07-16 01:57
用根线连一下呗，还差那一个变量名字啊。。。Assign指令。。。你要是能把程序放这，估计解决起来更加具体了。

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