FPGA

FPGA时钟问题

2019-07-15 20:36发布

站内问答 / FPGA
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想问下各位大佬，FPGA外部接上晶振后，到底是怎么生成时钟的，又是怎么使用这个时钟的？如果没有外部晶振，内部可以自发的产生时钟吗？
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3条回答
weiyishh
2019-07-16 05:57
时钟一般都是从引脚输入，xilinx的FPGA最好从SRCC和MRCC引脚输入，可以直接经过BUFG走到全局时钟层去，input clk，   always@(posedge clk)，这样输入，这样使用，明白了？虽然我自己都解释得觉得很傻。没有外部晶振，就看自己有没有内部晶振资源，这是一个硬件资源，altera的MAX10就自带晶振，自带flash。

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