看下这个

1. module inout_1_tb;
   
2. 
   
3. // Inputs
   
4. 
   
5. reg clk;
   
6. 
   
7. reg rst_n;
   
8. 
   
9. reg read;
   
10. 
    
11. reg data;
    
12. 
    
13. // Outputs
    
14. 
    
15. wire b;
    
16. 
    
17. // Bidirs
    
18. 
    
19. wire a;
    
20. 
    
21. // Instantiate the Unit Under Test (UUT)
    
22. 
    
23. inout_1 uut (
    
24. 
    
25. .clk(clk),
    
26. 
    
27. .rst_n(rst_n),
    
28. 
    
29. .read(read),
    
30. 
    
31. .data(data),
    
32. 
    
33. .a(a),
    
34. 
    
35. .b(b)
    
36. 
    
37. );
    
38. 
    
39. reg in_a;
    
40. 
    
41. assign a = read == 1 ? in_a : 1'bz;
    
42. 
    
43. always #1 clk = ~clk;
    
44. 
    
45. initial begin
    
46. 
    
47. // Initialize Inputs
    
48. 
    
49. clk = 0;
    
50. 
    
51. rst_n = 0;
    
52. 
    
53. read = 0;
    
54. 
    
55. data = 0;
    
56. 
    
57. in_a = 0;
    
58. 
    
59. #10 rst_n = 1;
    
60. 
    
61. repeat(10) begin //a作为输出 此时a的值等于data
    
62. 
    
63. #2 data = {$random}%2;
    
64. 
    
65. end
    
66. 
    
67. read = 1;
    
68. 
    
69. repeat(10) begin //a作为输入，此时a的值为in_a
    
70. 
    
71. #2 in_a = {$random}%2;
    
72. 
    
73. end
    
74. 
    
75. // Add stimulus here
    
76. 
    
77. end
    
78. 
    
79. endmodule

复制代码