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IO Planning (PlanAhead) post-synthesis时报错

2019-07-15 20:41发布

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各位大佬好：小弟刚刚接触FPGA验证，按照网上教程学习时，在RTL仿真结束，做UCF时，遇到如下问题：
1. 如果双击IO Pin Planning - post-synthesis时，会报错，报错如下图所示</div>2. 如果双击IO Pin Planning - pre-synthesis时，不会报错，但IO Port里什么引脚都没有，这两个问题该怎么解决呢？
请各位赐教
1.png
如下是第一个问题的截图：
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如下是第二个问题的截图：
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2条回答
fhj920535793
2019-07-16 03:46
看下你的图，把输入输出和时钟亮出来，话说你指定了UCF没

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