FPGA

一个关于QUARTUS自带乘法核的问题

2019-07-15 20:42发布

站内问答 / FPGA
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我在使用quartus自带的乘法核时遇到了问题，得到的电路文件没有输出端口，然后我直接用VHDL例化，仿真也没有结果，说明也是没有输出。那么问题来了，为啥除法器加法器减法器都有输出，这个乘法器就没有，是license不全吗？
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2条回答
chen030
2019-07-16 02:07
之前采用网上随便下载的license是可以用的，或者你指定输出位宽测试一下

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