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FPGA DRAM数据错位

2019-07-15 20:44发布

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使用NI的 FPGA，开辟了一个1294*1040大小的DRAM，在60HZ帧频下按地址一个MCK一个地址的刷新DRAM中的数据，也就是每个地址刷新时间不到17微秒，一开始出现一个数据都写不进去，我通过实验发现DRAM刷新数据有延迟，这个是任何资料都没有写到的，我通过奇偶间隔刷新方式解决了，但连续刷新数据超过54个时钟整个DRAM就会出现整体错位情况，请问DRAM还有什么特性我不知道会导致此现象？


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3条回答
defisker
2019-07-16 03:55
你说的“刷新“的意思是写数据吗？奇偶间隔刷新方式是什么意思，我不太理解你的说法。
一般对于DRAM写地址和写数据是对齐的，而在读的时候根据你对IP核的设置读数据一般至少会比读地址晚一拍

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