FPGA

新人求教。Modelsim仿真时总是显示 no data，急求

2019-07-15 20:48发布

站内问答 / FPGA
2671 2 1264
编写了仿真文件，一直无结果，求大神解决。
源代码1 源代码1
源代码2 源代码2
源代码3 源代码3
仿真文件 仿真文件
仿真结果 仿真结果
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2条回答
阿森纳电脑
2019-07-16 02:41
test bench

`timescale 1 ps/ 1 ps
module A4_Key2_vlg_tst();
// constants                                          
// general purpose registers
reg eachvec;
// test vector input registers
reg CLK_50M;
reg [7:0] KEY;
reg RST_N;
// wires                                               
wire [7:0]  LED;

// assign statements (if any)                          
A4_Key2 i1 (
// port map - connection between master ports and signals/registers   
        .CLK_50M(CLK_50M),
        .KEY(KEY),
        .LED(LED),
        .RST_N(RST_N)
);
initial                                                
begin                                                
    #0 CLK_50M = 1'b0;
    #10000 RST_N = 1'b0;
         #10000 RST_N = 1'b1;
                  
end                                                   
always                                                
// optional sensitivity list                           
// @(event1 or event2 or .... eventn)                  
begin                                                  
#10000 CLK_50M=~CLK_50M;                                                                                                   
end                                                   
endmodule

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