FPGA

FPGA仿真问题

2019-07-15 20:55发布

站内问答 / FPGA
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在编写testbench进行测试之后，输入信号始终保持不变这是为什么呢`timescale 1ns/1ns
`define clock_period 20


module BCD_tb;


reg        clk;
reg        rst_n;
reg        cin;


wire                        out;
wire        [3:0]        q;


BCD        u0(
        .clk(clk),
        .rst_n(rst_n),
        .cin(cin),        //进位输入信号
        .out(out),        //进位输出信号
        .q(q)                //输出信号
);


initial        clk =1;
always        #(`clock_period/2)        clk=~clk;
       
initial begin
        rst_n=1;
        repeat(30)begin
                cin =0;
                #(`clock_period*4);
                cin =1;
                #(`clock_period);
        end
        #1000_000_000;
        $stop;
end


endmodule
为什么Cin信号始终保持不变

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5条回答
CHNlyt
2019-07-15 22:13
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