FPGA

modelsim include报错

2019-07-15 20:58发布

站内问答 / FPGA
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一个文件里单独定义了很多parameter，然后在其它文件’include调用，quartus综合可以过，但modelsim仿真时报错 (vlog-2155) Global declarations are illegal in Verilog 2001 syntax.请知道的朋友指点一下!谢谢！
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1条回答
摘桃花换酒
2019-07-16 02:40
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