FPGA

FPGA输出的DDR3差分时钟左右抖动很厉害，请问是怎么回事呢？

2019-07-15 20:59发布

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各位专家，我使用altera的cyclone5的DDR3硬核控制器，输入时钟是国产的125兆50PPM有源晶振，现在调试时发现对DDR3的读写偶尔出错。我们测试DDR3接口的差分时钟，发现左右抖动很厉害，感觉频率或相位不稳定，但是查看FPGA内部的PLL都是锁定了的。请问各位专家，这是怎么回事呢？是晶振有问题，PPM过大，jitter过大，还是FPGA有问题呢？请各位专家多指点。谢谢！
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3条回答
redseagull
2019-07-16 04:58
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