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请问FPGA输出的PLL时钟有正负电平，上下抖动，这是怎么回事呢

2019-07-15 20:59发布

站内问答 / FPGA
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我们在用125兆输入FPGA内部PLL倍频为300兆，然后这个时钟输出到IO管脚引出测量，用了很高级的示波器和探头，发现时钟上下抖动有正负电平: 最高的正电平变成了零电平，零电平向下抖动，变成了最低的负电平，也就是整体往下搬移了。请见贴图，贴图是开了余晖的效果。请问各位专家这是怎么回事呢？是外部时钟的问题还是PLL的问题呢？
mmexport1525910937636.jpg
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8条回答
redseagull
2019-07-16 10:45
请问王岑回复的是什么呢？怎么看不到呀。麻烦重新回一下，谢谢！

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