FPGA

fpga中运算时间超过周期问题？

2019-07-15 21:00发布

站内问答 / FPGA
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新手问大家一下就是比如我们在写
always@posedge clk
....
里面我们实现一些功能，肯定是需要花一定时间的，
因为是上升沿触发，那么假若我一个周期里面没执行完，老师说这样逻辑就混乱了。


那么假若我里面有个for循环，我咋知道会不会超时呢。

另外，我在看乘法器的时候(普通的那种)，一个上升沿，只执行一个移位累加，那岂不是在这个周期里大把的时间都浪费掉了，如果我们恰当的利用上这段时间，岂不是更好呢？就是用恰当的for循环，执行若干个移位累加操作并且使得他又不超过周期的时间这样可以么？
谢谢大家了！

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8条回答
fdsfengwu
2019-07-16 16:16
时间有没有浪费，可以仿真也可以看生成的时序报告；FPGA中for循环的思路与C语言有很多大差别。

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